1.引言

DAB發(fā)射機是數(shù)字音頻廣播(DigitalAudio Broadcast,DAB)重要組成部分.

DAB技術是歐洲尤里卡項目之一，目前已經(jīng)非常成熟.DAB采用先進的數(shù)字技術，正交分頻復用技術(OFDM)，能以極低的數(shù)據(jù)傳輸率及失真下傳送CD質(zhì)量之立體聲節(jié)目，可解決傳統(tǒng)模擬廣播接收不良及干擾問題.DAB發(fā)射系統(tǒng)包括信源編碼.信道編碼.時間交織.頻率交織.OFDM調(diào)制和射頻部分.射頻部分包括上變頻和增益放大，用來把基帶信號搬移到發(fā)射頻率上并將其放大.

FPGA技術不斷進步，成本和功耗不斷下降的同時性能和容量在大幅上升，F(xiàn)PGA也代替MCU越來越多的嵌入到系統(tǒng)中去.

為了便于系統(tǒng)集成，本文設計FPGA系統(tǒng)嵌入到DAB發(fā)射系統(tǒng)中，使得開發(fā)變得方便靈活，同時也降低了成本.

2.FPGA的SOPC系統(tǒng)構成

本文設計了用于DAB發(fā)射端的SOPC系統(tǒng)，該系統(tǒng)硬件框圖如圖1所示.系統(tǒng)中FPGA采用ALTERA公司的CycloneIII系列芯片EP3C16Q240C8N.FPGA中的NiosII軟核處理器完成數(shù)據(jù)的控制和指令傳送，還可以在FPGA上實現(xiàn)OFDM調(diào)制.配置芯片選用EPCS16,片外擴展存儲器為IS42S16100-7T.框圖中，功能電路是用來實現(xiàn)DAB發(fā)射功能的，它包括數(shù)字上變頻(其中已經(jīng)包括A/D和D/A轉(zhuǎn)換).信號放大.USB傳輸?shù)?

根據(jù)DAB發(fā)射系統(tǒng)設計可以得出系統(tǒng)中各個單元所需的資源：邏輯單元.寄存器.引腳.內(nèi)存.乘法器單元.鎖相環(huán)分別為8839.4719.104.202752bits.6和1.這款芯片為QPFP封裝，芯片資源見表1.[!--empirenews.page--]

2.1 配置電路

FPGA芯片按配置速度快慢依次為：

Active parallel(AP)模式.Fast passiveparallel(FPP)模式.Active serial(AS)模式.Passive serial(PS)模式.另外還有用于調(diào)試的Joint Test Action Group(JTAG)模式.本文FPGA同時配置AS模式和JTAG模式.

根據(jù)cycloneIII的數(shù)據(jù)手冊，配置方案由MSEL引腳決定.當使用AS和JTAG兩種方式時，MSEL[3:0]為“010”.如圖2所示為ATERA給出的AS和JTAG配置電路.

AS模式是指FPGA的EPCS控制器發(fā)出讀取數(shù)據(jù)的信號，從而把串行FLASH(EPCS系列芯片)的數(shù)據(jù)讀入FPGA中，實現(xiàn)對FPGA的編程.配置數(shù)據(jù)通過FPGA的DATA0引腳送入，數(shù)據(jù)被同步在DCLK輸入上，1個時鐘周期傳送1位數(shù)據(jù).本文中選取的配置芯片EPCS16SI8,有16Mbits的存儲空間，可以支持DCLK時鐘工作在20MHz和40MHz.

JTAG接口是一個業(yè)界標準接口，主要用于芯片測試等功能.ALTERA的FPGA基本上都可以支持JTAG命令來配置FPGA的方式，而且JTAG配置方式比其他任何方式優(yōu)先級都高.JTAG模式是將配置數(shù)據(jù)存儲在SRAM,掉電后需重新下載.它與FPGA的接口有4個必需的信號TDI,TDO,TMS和TCK以及1個可選信號TRST構成.

2.2 外部存儲器電路

SDRAM比FLASH速度快，比SRAM存儲空間大，在FPGA系統(tǒng)中一般把SDRAM作為NIOS處理器的RAM和程序運行空間.本文中選擇IS42S16100-7T這款SDRAM作為FPGA的外部存儲器.IS42S16100-7T的信號電壓為3.3V,有16Mbits的存儲空間，最大速度可達到143MHz.在SOPC Builder里根據(jù)時序參數(shù)表設置SDRAM控制器.[!--empirenews.page--]

S D R A M的時鐘應該和系統(tǒng)使用同一個PLL輸出時鐘，調(diào)試SDRAM和NIOSII的關鍵在于相位差，根據(jù)DAB發(fā)射系統(tǒng)，由F P G A的專用P L L時鐘引腳輸出系統(tǒng)時鐘65.536MHz,相位差計算如下：

2.3 FPGA電源電路和時鐘電路

穩(wěn)定的工作電源是各個芯片和模塊正常工作的前提，電源的穩(wěn)定性也影響著器件的工作性能.FPGA芯片供電電壓包括內(nèi)核電壓.I/O電壓.PLL模擬電壓.PLL數(shù)字電壓和電壓參考信號的參考電壓.對于CycloneIII系列芯片來說，它的PLL模擬電壓比CycloneII要高為2.5V.這些電壓中數(shù)字電壓與模擬電壓要分開使用不同電源，并使用磁珠對其進行隔離.

為了濾除高頻噪聲，需要在芯片電源引腳與地之間加0.1靎退耦電容.退耦電容在PCB板上要緊靠芯片電源引腳放置.

本文中的DAB發(fā)射板由AC/DC電源適配器提供電源，輸入為100V-240V/50Hz-60Hz的交流電，輸出為7.5V/3A的直流電.采用1117LDO穩(wěn)壓電源作為電源轉(zhuǎn)換芯片，最大1A輸出電流，固定輸出1.2V.1.8V.2.5V.3.3V,為FPGA芯片以及系統(tǒng)中其他芯片提供電源.

文中采用24.576MHz的有源晶振作為系統(tǒng)的時鐘，DAB發(fā)射電路的系統(tǒng)時鐘為65.536MHz,由24.576MHz的經(jīng)過SOPC系統(tǒng)中的PLL獲得.此時鐘也作為AD9957的標準時鐘.

3.功能電路

3.1 射頻模塊

射頻模塊完成數(shù)字上變頻和信號增益放大.

數(shù)字上變頻是指把數(shù)字基帶信號搬移到射頻中心頻率，然后轉(zhuǎn)換成模擬信號發(fā)射出去.本文中的數(shù)字上變頻模塊是AD9957是ADI公司推出的一款高性能的數(shù)字正交上變頻器件，內(nèi)置14bitDAC模塊，內(nèi)部系統(tǒng)時鐘最高可達1GSPS,其功耗減小到50%以上.根據(jù)采樣定理，一般要求DDS(數(shù)字頻率合成器)產(chǎn)生的載波頻率不能超過系統(tǒng)時鐘頻率的40%,所以其動態(tài)性能最高為400MHz,符合band3波段的要求.AD9957的外圍電路包括18位并行數(shù)據(jù)接口和控制接口，其電源電壓分3.3v和1.8v,兩者都需要用數(shù)字電壓與模擬電壓分別供電.

信號放大部分采用可變增益放大器AD8369,其帶寬范圍600MHz,最大增益范圍-5dB到40dB,通過芯片使能端DENB和增益選擇控制端口BIT0~BIT3來控制信號放大.AD9957與AD8369之間使用阻抗為50ohm,用比率為4的射頻變壓器TC4-1WG2+進行阻抗匹配.

3.2 USB接口模塊

USB接口模塊主要是將在軟件編碼器上完成信道編碼的數(shù)字信號高速的傳輸?shù)紽PGA進行IFFT運算.在設計中，USB接口模塊的傳輸速度必須達到300Kbytes/s,才能滿足實時傳輸數(shù)據(jù)的要求.本文中選用了由FTDI公司推出的FT245BL芯片.

該芯片性能優(yōu)良，提供了一種在PC主機和外設之間進行數(shù)據(jù)傳輸?shù)暮唵?低成本.高效率的傳輸方法.FT245BL需要6MHz晶振，通過芯片內(nèi)部的振蕩器和倍頻產(chǎn)生12MHz和48MHz的時鐘供芯片使用.

FT245BL需要提供5V和3.3V的工作電壓.

4.結果

如圖3所示為DAB發(fā)射端的SOPC系統(tǒng)硬件電路實物圖，完成FPGA芯片配置和軟件程序下載后，電路板上電，初始化成功后指示燈點亮.經(jīng)過信道編碼的DAB數(shù)據(jù)通過USB開始進入到硬件電路中進行調(diào)制.上變頻和信號放大的處理，最后通過天線發(fā)射出去.如圖4所示，為使用本文所設計的DAB發(fā)射機電路產(chǎn)生的DAB信號頻譜，此DAB信號中心頻率為181.936MHz,能被DAB接收終端接收，且播出的節(jié)目流利順暢.

結果證明本文設計的這套電路板能運用FPGA的SPOC系統(tǒng)很好的完成DAB信號發(fā)射任務.