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從單芯片到芯片組：Chiplet如何讓物聯(lián)網(wǎng)設(shè)備實(shí)現(xiàn)“功能按需疊加”？
物聯(lián)網(wǎng)設(shè)備的演進(jìn)正面臨雙重挑戰(zhàn)：一方面，智能家居、工業(yè)互聯(lián)網(wǎng)、智慧城市等場(chǎng)景對(duì)設(shè)備功能的需求日益多樣化，從簡(jiǎn)單的溫濕度監(jiān)測(cè)到復(fù)雜的AI視覺(jué)識(shí)別，功能跨度超過(guò)三個(gè)數(shù)量級(jí);另一方面，單芯片集成方案在成本、功耗、開發(fā)周期上逐漸顯露出局限性，一顆支持多模通信、邊緣計(jì)算、安全加密的全功能芯片，其流片成本可能突破千萬(wàn)美元。Chiplet(芯粒)技術(shù)通過(guò)模塊化設(shè)計(jì)理念，將單一芯片拆解為多個(gè)功能獨(dú)立的芯粒，再通過(guò)先進(jìn)封裝技術(shù)實(shí)現(xiàn)靈活組合，為物聯(lián)網(wǎng)設(shè)備的功能定制化提供了革命性解決方案。
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Chiplet重構(gòu)物聯(lián)網(wǎng)終端：如何用“樂(lè)高式”芯片組破解低功耗與算力矛盾？
當(dāng)智能家居設(shè)備在清晨自動(dòng)調(diào)節(jié)室溫，當(dāng)工業(yè)傳感器在千米礦井下實(shí)時(shí)傳輸數(shù)據(jù)，當(dāng)可穿戴設(shè)備在運(yùn)動(dòng)中精準(zhǔn)監(jiān)測(cè)心率——物聯(lián)網(wǎng)的浪潮正以“潤(rùn)物細(xì)無(wú)聲”的方式滲透至人類生活的每個(gè)角落。然而，這場(chǎng)變革背后，一場(chǎng)關(guān)于芯片的“無(wú)聲戰(zhàn)爭(zhēng)”早已打響：終端設(shè)備既需要強(qiáng)大的算力支撐AI推理、邊緣計(jì)算，又必須將功耗壓縮至毫瓦級(jí)以延長(zhǎng)電池壽命;既需集成多種傳感器、通信模塊，又需控制成本以實(shí)現(xiàn)規(guī)模化部署。在這場(chǎng)“既要、又要、還要”的極限挑戰(zhàn)中，Chiplet(芯粒)技術(shù)如同一把“魔法鑰匙”，正以“樂(lè)高式”的模塊化設(shè)計(jì)，為物聯(lián)網(wǎng)終端開辟出一條兼顧低功耗與高算力的新路徑。
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開源指令集+Chiplet：RISC-V如何重塑AIoT芯片競(jìng)爭(zhēng)格局？
傳統(tǒng)芯片架構(gòu)在功耗、成本與定制化需求面前逐漸力不從心，一場(chǎng)由開源指令集RISC-V與Chiplet技術(shù)驅(qū)動(dòng)的芯片革命，正在重構(gòu)AIoT產(chǎn)業(yè)的底層邏輯。這場(chǎng)變革不僅打破了x86與ARM的長(zhǎng)期壟斷，更通過(guò)“開源生態(tài)+模塊化設(shè)計(jì)”的組合拳，為中國(guó)芯片產(chǎn)業(yè)開辟出一條從“跟跑”到“領(lǐng)跑”的突圍路徑。
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后摩爾定律的“芯”出路：Chiplet能否成為中國(guó)芯片破局的關(guān)鍵？
當(dāng)全球半導(dǎo)體產(chǎn)業(yè)在摩爾定律的物理極限前集體駐足，中國(guó)芯片產(chǎn)業(yè)正以Chiplet技術(shù)為支點(diǎn)，撬動(dòng)一場(chǎng)從“追趕”到“超越”的產(chǎn)業(yè)革命。在先進(jìn)制程受制于EUV封鎖的背景下，Chiplet(芯粒)通過(guò)模塊化設(shè)計(jì)與先進(jìn)封裝的創(chuàng)新組合，不僅為延續(xù)摩爾定律提供了中國(guó)方案，更在高端芯片領(lǐng)域撕開一道突破口。
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大模型訓(xùn)練的“算力密碼”，Chiplet如何通過(guò)異構(gòu)集成實(shí)現(xiàn)GPU級(jí)性能與FPGA級(jí)靈活性？
在人工智能狂飆突進(jìn)的2025年，萬(wàn)億參數(shù)大模型訓(xùn)練對(duì)算力的渴求已突破物理極限。英偉達(dá)H100集群的功耗堪比小型數(shù)據(jù)中心，而單卡成本更讓中小企業(yè)望而卻步。當(dāng)行業(yè)陷入“算力焦慮”時(shí)，Chiplet異構(gòu)集成技術(shù)正以顛覆性姿態(tài)重構(gòu)算力范式——通過(guò)將GPU的暴力計(jì)算與FPGA的靈活重構(gòu)熔鑄于方寸之間，為AI訓(xùn)練開辟出一條兼顧性能、成本與生態(tài)的新航道。
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車規(guī)級(jí)Chiplet生態(tài)裂變：異構(gòu)集成如何破解“芯片荒”與成本困局？
汽車智能化車規(guī)級(jí)芯片正面臨前所未有的挑戰(zhàn)。一方面，自動(dòng)駕駛等級(jí)提升帶來(lái)的算力需求呈指數(shù)級(jí)增長(zhǎng)，L4級(jí)自動(dòng)駕駛所需算力已突破500TOPS;另一方面，先進(jìn)制程芯片開發(fā)成本飆升，5nm工藝研發(fā)費(fèi)用超5億美元，單顆芯片面積超過(guò)600mm2時(shí)良率驟降至50%以下。在這場(chǎng)“算力饑荒”與成本困局的雙重夾擊下，Chiplet(芯粒)技術(shù)憑借異構(gòu)集成的創(chuàng)新范式，正在重塑汽車芯片產(chǎn)業(yè)生態(tài)。
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從英偉達(dá)押注 Synopsys 到臺(tái)積電 3DIC 聯(lián)盟： 國(guó)產(chǎn)半導(dǎo)體如何迎接 AI+先進(jìn)封裝 Chiplet 時(shí)代？
近日，英偉達(dá)宣布入股新思科技，并開啟多年深度合作，引發(fā)行業(yè)廣泛關(guān)注。作為一家以算力和應(yīng)用見長(zhǎng)的芯片公司，為什么要親自“下場(chǎng)”綁定一家 EDA 工具商？與之相呼應(yīng)的是，臺(tái)積電早已與楷登電子在先進(jìn)制程與 3D 封裝上形成緊密合作，把工藝規(guī)則直接嵌入設(shè)計(jì)工具之中。
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AI 與 EDA 開啟共生共榮，芯和半導(dǎo)體以“物理AI”重構(gòu)系統(tǒng)級(jí)設(shè)計(jì)
隨著后摩爾時(shí)代的到來(lái)，通過(guò)先進(jìn)封裝和Chiplet技術(shù)延續(xù)摩爾定律已成為行業(yè)共識(shí)。但這也帶來(lái)了一個(gè)棘手的副作用：設(shè)計(jì)維度從二維平面拓展至三維空間，信號(hào)完整性與電源完整性的挑戰(zhàn)呈指數(shù)級(jí)激增。傳統(tǒng)的人工迭代模式面對(duì)這種海量數(shù)據(jù)已顯得力不從心。 在這場(chǎng)向高維設(shè)計(jì)突圍的戰(zhàn)役中，芯和半導(dǎo)體（Xpeedic）展現(xiàn)出了獨(dú)特的“AI直覺(jué)”。 依托其在Chiplet先進(jìn)封裝領(lǐng)域的龍頭地位，芯和半導(dǎo)體并沒(méi)有停留在傳統(tǒng)算力的堆砌上，而是利用AI技術(shù)重構(gòu)了系統(tǒng)級(jí)分析的底層邏輯，讓復(fù)雜的異構(gòu)集成設(shè)計(jì)變得可預(yù)測(cè)、可優(yōu)化。
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Chiplet互連的信號(hào)完整性優(yōu)化：UCIe接口的S參數(shù)提取與眼圖分析
隨著Chiplet技術(shù)成為異構(gòu)集成的主流方案，UCIe（Universal Chiplet Interconnect Express）接口的信號(hào)完整性成為制約系統(tǒng)性能的關(guān)鍵瓶頸。本文提出一種基于多物理場(chǎng)仿真的信號(hào)完整性優(yōu)化方法，通過(guò)全波電磁仿真提取UCIe接口的S參數(shù)，結(jié)合時(shí)域眼圖分析評(píng)估通道性能。實(shí)驗(yàn)表明，該方法使UCIe通道的插入損耗降低22%，眼圖張開度提升35%，誤碼率（BER）優(yōu)于10^-15，為3nm及以下制程Chiplet設(shè)計(jì)提供可靠保障。
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Chiplet互連接口的底層協(xié)議，從UCIe標(biāo)準(zhǔn)到3D堆疊的信號(hào)完整性挑戰(zhàn)
Chiplet技術(shù)通過(guò)模塊化設(shè)計(jì)將復(fù)雜芯片拆分為多個(gè)獨(dú)立小芯片，利用先進(jìn)封裝技術(shù)實(shí)現(xiàn)高密度互連，成為突破傳統(tǒng)單片集成性能瓶頸的關(guān)鍵路徑。其核心挑戰(zhàn)在于構(gòu)建標(biāo)準(zhǔn)化、低延遲、高帶寬的互連接口協(xié)議，并解決3D堆疊封裝帶來(lái)的信號(hào)完整性難題。UCIe作為行業(yè)主導(dǎo)的開放標(biāo)準(zhǔn)，與3D堆疊封裝技術(shù)共同推動(dòng)Chiplet生態(tài)發(fā)展，但也面臨多維度技術(shù)挑戰(zhàn)。
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人工智能時(shí)代的芯片新思維：Arm構(gòu)筑AI新根基
AI時(shí)代，芯片設(shè)計(jì)就像一場(chǎng)高難度的平衡游戲：性能要強(qiáng)、能耗要低、安全要牢、開發(fā)要快。就像Kevork所說(shuō)的，“計(jì)算的未來(lái)，尤其是AI的未來(lái)，取決于我們能否持續(xù)突破芯片技術(shù)的極限?！彪S著新工藝節(jié)點(diǎn)需要更緊密的合作，芯片設(shè)計(jì)與制造之間的傳統(tǒng)界限正在逐漸消失。新的時(shí)代需要具備創(chuàng)造力、系統(tǒng)級(jí)思維，以及對(duì)能效的不懈追求。
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Chiplet間高速鏈路信號(hào)完整性仿真：光電混合建模與S參數(shù)提取技術(shù)
隨著芯片設(shè)計(jì)復(fù)雜度的提升，Chiplet（芯粒）技術(shù)憑借其高良率、低成本和異構(gòu)集成優(yōu)勢(shì)成為行業(yè)焦點(diǎn)。然而，Chiplet間通過(guò)高密度互連（如硅中介層或再分布層RDL）實(shí)現(xiàn)的高速鏈路，面臨信號(hào)完整性的嚴(yán)峻挑戰(zhàn)。特別是在數(shù)據(jù)速率達(dá)到56Gbps甚至更高的場(chǎng)景下，串?dāng)_、反射和損耗等問(wèn)題尤為突出。本文將探討光電混合建模與S參數(shù)提取技術(shù)在Chiplet間高速鏈路信號(hào)完整性仿真中的應(yīng)用。
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芯粒技術(shù)厲害在哪？使用芯粒技術(shù)需要考慮什么？
為增進(jìn)大家對(duì)芯粒技術(shù)的認(rèn)識(shí)，本文將對(duì)芯粒技術(shù)的厲害之處以及使用芯粒技術(shù)需要考慮的兩點(diǎn)因素予以介紹。
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芯粒技術(shù)講解：使用芯粒技術(shù)需要面對(duì)哪些挑戰(zhàn)？
為增進(jìn)大家對(duì)芯粒技術(shù)的認(rèn)識(shí)，本文將對(duì)使用芯粒技術(shù)時(shí)需要面對(duì)的挑戰(zhàn)予以介紹。
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chiplet有哪些技術(shù)優(yōu)勢(shì)？chiplet仿真面臨著哪些挑戰(zhàn)？
為增進(jìn)大家對(duì)chiplet的認(rèn)識(shí)，本文將對(duì)chiplet、chiplet具備的技術(shù)優(yōu)勢(shì)以及chiplet仿真面臨的挑戰(zhàn)予以介紹。
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何為chiplet？chiplet和CPO有什么區(qū)別？
為增進(jìn)大家對(duì)chiplet的認(rèn)識(shí)，本文將對(duì)chiplet以及chiplet和CPO的區(qū)別予以介紹。
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chiplet技術(shù)有什么優(yōu)點(diǎn)？chiplet和CoWoS之間有什么關(guān)系？
為增進(jìn)大家對(duì)chiplet的認(rèn)識(shí)，本文將對(duì)chiplet技術(shù)的優(yōu)點(diǎn)以及chiplet和CoWoS的關(guān)系予以介紹。
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從1965年沉睡到現(xiàn)在的狂熱復(fù)興，Chiplet在AI中迎來(lái)自己的黃金時(shí)代
自1965年首次提出以來(lái)，Chiplet技術(shù)一直沒(méi)有引起廣泛關(guān)注，直到最近幾年隨著技術(shù)發(fā)展和市場(chǎng)需求的變化，才迎來(lái)復(fù)興的機(jī)遇。傳統(tǒng)的單芯片設(shè)計(jì)在摩爾定律逐漸接近物理極限后，面臨著日益嚴(yán)峻的挑戰(zhàn)。特別是在人工智能等高性能計(jì)算應(yīng)用中，單芯片設(shè)計(jì)已無(wú)法滿足日益增長(zhǎng)的計(jì)算需求，同時(shí)成本和功耗問(wèn)題也日益嚴(yán)重。在這種背景下，Chiplet技術(shù)通過(guò)模塊化設(shè)計(jì)的方式，突破了單片集成的瓶頸，提供了更具成本效益的解決方案。借助封裝技術(shù)的突破和異構(gòu)計(jì)算需求的增長(zhǎng)，Chiplet在AI領(lǐng)域的廣泛應(yīng)用，標(biāo)志著其進(jìn)入了真正的“黃金時(shí)代”。
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全球首發(fā)Chiplet 國(guó)產(chǎn)自駕芯片來(lái)了！北極雄芯啟明935A成功點(diǎn)亮
12月25日消息，國(guó)產(chǎn)芯片企業(yè)北極雄芯宣布，“啟明935A”系列芯片已經(jīng)成功點(diǎn)亮，并完成各項(xiàng)功能性測(cè)試，達(dá)到車規(guī)級(jí)量產(chǎn)標(biāo)準(zhǔn)。
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實(shí)現(xiàn)芯粒間高速互連互通，助力中國(guó)Chiplet產(chǎn)業(yè)發(fā)展
Chiplet技術(shù)不僅為國(guó)內(nèi)半導(dǎo)體企業(yè)提供了突破傳統(tǒng)單片設(shè)計(jì)的機(jī)會(huì)，也在芯片產(chǎn)業(yè)自主可控的過(guò)程中扮演了重要角色?；ミBIP，作為Chiplet架構(gòu)的核心組件之一，正是實(shí)現(xiàn)不同模塊之間高效通信的關(guān)鍵，為系統(tǒng)集成和功能擴(kuò)展提供了強(qiáng)大支持。在這一過(guò)程中，奎芯科技作為國(guó)內(nèi)半導(dǎo)體互連IP領(lǐng)域的先鋒企業(yè)，積極推動(dòng)Chiplet技術(shù)的發(fā)展和應(yīng)用。
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