基于FPGA的混沌信號(hào)保密通信平臺(tái)設(shè)計(jì)

　　一、項(xiàng)目的簡(jiǎn)要介紹　　混沌是當(dāng)今世界的前沿課題，它揭示了自然界和人類社會(huì)中普遍存在的復(fù)雜性：有序與無(wú)序的統(tǒng)一，確定性與概率性的統(tǒng)一，大大開拓了人們的視野，加

Altera提供MAX 10 FPGA和評(píng)估套件，提高系統(tǒng)價(jià)值

21ic訊 Altera提供 MAX 10 FPGA和評(píng)估套件提高系統(tǒng)價(jià)值A(chǔ)ltera公司昨日宣布開始提供非易失MAX® 10 FPGA，這是Altera第10代系列產(chǎn)品中的最新型號(hào)。使用TSMC的55 nm嵌入式閃存工藝技術(shù)，MAX 10 FPGA這一革命性的非

Altera非易失雙配置FPGA承襲了MAX的低成本和易用性

Altera公司近日宣布開始提供非易失MAX 10 FPGA。MAX 10采用TSMC的55 nm嵌入式閃存工藝技術(shù)，包含了雙配置閃存、模擬和嵌入式處理功能。點(diǎn)擊了解更多技術(shù)細(xì)節(jié)據(jù)Altera公司產(chǎn)品營(yíng)銷資深總監(jiān)Patrick Dorsey介紹，MAX 10

緊湊的四輸出降壓型穩(wěn)壓器解決方案 加速采用數(shù)字內(nèi)窺鏡

自古以來(lái)，醫(yī)生就一直在尋求更好的方式，以診斷和治療遭受身體內(nèi)部疾病或外傷折磨的病人。自 19 世紀(jì)以來(lái)，以微創(chuàng)方式和使病人承受最少的不適，從身體內(nèi)部檢查和治療病人，

消除影響JESD204B鏈路傳輸?shù)囊蛩?/a>

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基于CPLD／FPGA的VHDL語(yǔ)言電路優(yōu)化設(shè)計(jì)

杜志傳，鄭建立(上海理工大學(xué) 醫(yī)療器械與食品學(xué)院 上海 200093)0 引 言VHDL(Very High Speed Integrated Circuit Hardware Description Language)是IEEE工業(yè)標(biāo)準(zhǔn)硬件描述語(yǔ)言，是隨著可編程邏輯器件(PLD)的發(fā)展而發(fā)

基于FPGA的虛擬DPO設(shè)計(jì)

　　項(xiàng)目概述　　1.1項(xiàng)目背景　　示波器(Oscilloscope)是一種能夠顯示電壓信號(hào)動(dòng)態(tài)波形的電子測(cè)量?jī)x器。它能夠?qū)r(shí)變的電壓信號(hào)轉(zhuǎn)換為時(shí)域上的曲線，原來(lái)不可見的電氣信號(hào),

基于FPGA的混沌加密虹膜識(shí)別系統(tǒng)設(shè)計(jì)(二)

7.1.3 虹膜外邊緣的確定　　(1) 虹膜外邊緣的特征分析　　由圖1中所示的虹膜圖像可以看出，虹膜外邊緣的主要特點(diǎn)是：較相對(duì)與虹膜內(nèi)邊緣而言，邊緣處灰度變化不是特別明顯，

基于FPGA的混沌加密虹膜識(shí)別系統(tǒng)設(shè)計(jì)(一)

　　項(xiàng)目信息　　1.項(xiàng)目名稱：基于FPGA的混沌加密虹膜識(shí)別系統(tǒng)設(shè)計(jì)　　2.應(yīng)用領(lǐng)域：工業(yè)控制、科研、醫(yī)療、安檢　　3.設(shè)計(jì)摘要：　　基于虹膜的生物識(shí)別技術(shù)是一種最新的識(shí)

基于SoC FPGA進(jìn)行工業(yè)設(shè)計(jì)及電機(jī)控制

　　引言　　在工業(yè)系統(tǒng)中選擇器件需要考慮多個(gè)因素，其中包括：性能、工程變更的成本、上市時(shí)間、人員的技能、重用現(xiàn)有IP/程序庫(kù)的可能性、現(xiàn)場(chǎng)升級(jí)的成本，以及低功耗和低

FPGA與CPLD的辨別和分類

FPGA與CPLD的辨別和分類主要是根據(jù)其結(jié)構(gòu)特點(diǎn)和工作原理。通常的分類方法是：將以乘積項(xiàng)結(jié)構(gòu)方式構(gòu)成邏輯行為的器件稱為CPLD，如Lattice的ispLSI系列、Xilinx的XC9500系列、Altera的MAX7000S系列和Lattice(原Vantis)

基于FPGA+DSP的多通道單端／差分信號(hào)采集系統(tǒng)設(shè)計(jì)

在信號(hào)處理過(guò)程中，經(jīng)常采用DSP+FPGA協(xié)同處理的方法。是因?yàn)镈SP雖然可以實(shí)現(xiàn)較高速率的信號(hào)采集，但其指令更適于實(shí)現(xiàn)算法而不是邏輯控制，其外部接口的通用性較差。而FPGA時(shí)鐘頻率高、內(nèi)部延時(shí)小，全部控制邏輯由硬

Altera與百度展開合作在云數(shù)據(jù)中心使用FPGA加速

Altera與中國(guó)最大的搜索提供商在華爾街2014 HPC上演示了加速搜索神經(jīng)網(wǎng)絡(luò)算法21ic訊—2014年9月23日消息，Altera公司與百度公司，在深度學(xué)習(xí)應(yīng)用中使用FPGA和卷積神經(jīng)網(wǎng)絡(luò)(CNN)算法上展開合作，這將對(duì)開發(fā)更準(zhǔn)確

基于CPLD/FPGA的多功能分頻器的設(shè)計(jì)與實(shí)現(xiàn)

引言分頻器在CPLD/FPGA設(shè)計(jì)中使用頻率比較高,盡管目前大部分設(shè)計(jì)中采用芯片廠家集成的鎖相環(huán)資源 ,但是對(duì)于要求奇數(shù)倍分頻(如3、5等)、小數(shù)倍(如2.5、3.5等)分頻、占空比50%的應(yīng)用場(chǎng)合卻往往不能滿足要求。硬件工程

基于FPGA+DSP的頻譜監(jiān)測(cè)儀設(shè)計(jì)及實(shí)現(xiàn)

電磁頻譜監(jiān)測(cè)分析儀是應(yīng)對(duì)當(dāng)前電磁信號(hào)頻譜檢測(cè)挑戰(zhàn)，兼?zhèn)涓叻直媛屎透咚阉魉俣鹊臋z測(cè)設(shè)備。頻率分辨率的提高意味著幅度檢測(cè)靈敏度和頻率分辨能力雙提升、因此其高分辨率、高速掃描的特點(diǎn)意味著在電磁信號(hào)檢測(cè)領(lǐng)域擁

硬核浮點(diǎn)DSP的FPGA或取代高性能計(jì)算GPGPU

近來(lái)，Altera公司推出業(yè)界首款浮點(diǎn)FPGA，它集成了硬核IEEE754兼容浮點(diǎn)運(yùn)算功能，提高了DSP性能、設(shè)計(jì)人員的效能和邏輯效率。據(jù)悉，硬核浮點(diǎn)DSP模塊集成在Altera20nmArria10FPGA和SoC中，以及14nmStratix10FPGA和SoC

基于多DSP和FPGA的實(shí)時(shí)雙模視頻跟蹤裝置設(shè)計(jì)

1、引言隨著現(xiàn)代高速DSPan" style="margin: 0px; padding: 0px; ">處理器的迅猛發(fā)展，圖像處理技術(shù)也日益成熟。其中，移動(dòng)目標(biāo)的視頻檢測(cè)與跟蹤是圖像處理、分析應(yīng)用的一個(gè)重要領(lǐng)域，是當(dāng)前相關(guān)領(lǐng)域的研究前沿。移

FPGA內(nèi)建處理器 加速軟硬協(xié)同設(shè)計(jì)速度

在所謂的嵌入式設(shè)計(jì)領(lǐng)域，F(xiàn)PGA(可編程邏輯閘陣列)亦可屬于該領(lǐng)域的陣營(yíng)之一，但隨著ARM的開疆辟土，ARM在嵌入式領(lǐng)域也有相當(dāng)優(yōu)異的成績(jī)表現(xiàn)。賽靈思(Xilinx)FAE經(jīng)理羅志愷直言，在產(chǎn)業(yè)界里，同時(shí)具備ARM處理器、PLD與

紓解處理器負(fù)擔(dān)　FPGA推升系統(tǒng)電源效率

繼手機(jī)之后，智慧眼鏡、智慧手表等穿戴式裝置可望將系統(tǒng)耗電規(guī)格推向新的里程碑，因而也刺激小封裝、低功耗的現(xiàn)場(chǎng)可編程閘陣列(FPGA)導(dǎo)入需求，以扮演顯示器、I/O和相機(jī)子系統(tǒng)與主處理器之間的橋梁，協(xié)助分擔(dān)耗電量