
引言 隨著人們訂購(gòu)無(wú)線服務(wù)數(shù)量的激增、各種服務(wù)類型的多樣化,以及更低的便攜式設(shè)備接入因特網(wǎng)的費(fèi)用,使得對(duì)于增加基礎(chǔ)設(shè)施容量的需求日益明顯。3G智能手機(jī)、3G上網(wǎng)本和3G平板電腦是引發(fā)對(duì)于無(wú)線數(shù)據(jù)服務(wù)和基站
Xilinx Virtex-6與Spartan-6 FPGA連接目標(biāo)參考設(shè)計(jì)支持PCI Express 兼容性設(shè)計(jì)
隨著編碼理論和多媒體網(wǎng)絡(luò)應(yīng)用的發(fā)展,圖像和視頻壓縮編碼JPEG2000系統(tǒng)應(yīng)用得到逐步推廣。在此從視頻采集中I2C總線的特點(diǎn)、協(xié)議入手,著重對(duì)I2C總線設(shè)計(jì)及實(shí)現(xiàn)方法進(jìn)行介紹?;谝曨l采集芯片SAA7111,提出采用VHDL語(yǔ)言來(lái)模擬實(shí)現(xiàn)I2C總線接口的方法,并將其嵌入到FPGA中。實(shí)驗(yàn)仿真結(jié)果證明數(shù)據(jù)是正確、穩(wěn)定、可靠的,具有一定的可借鑒性。
Altium和Aldec日前簽署的OEM協(xié)議中決定將Aldec的FPGA仿真功能添加到Altium Designer軟件中去。該協(xié)議的簽署使進(jìn)行FPGA(現(xiàn)場(chǎng)可編程門陣列)設(shè)計(jì)的電子產(chǎn)品設(shè)計(jì)師們?nèi)缁⑻硪恚瑯I(yè)內(nèi)領(lǐng)先的Aldec VHDL及Verilog仿真功能實(shí)
通過(guò)對(duì)FPGA內(nèi)部信號(hào)的捕獲測(cè)試,可以實(shí)現(xiàn)對(duì)系統(tǒng)設(shè)計(jì)缺陷的實(shí)時(shí)分析和修正。與外部測(cè)試設(shè)備相比,可以總結(jié)出SignalTapII ELA的幾點(diǎn)優(yōu)越性:不占用額外的I/O引腳,不占用PCB上的空間,不破壞信號(hào)的時(shí)序和完整性,不需額外費(fèi)用;從多方面證實(shí),該測(cè)試手段可以減少調(diào)試時(shí)間,縮短設(shè)計(jì)周期。
介紹了一種基于FPGA的誤碼測(cè)試儀的設(shè)計(jì)原理、實(shí)現(xiàn)過(guò)程及調(diào)試經(jīng)驗(yàn)。該誤碼測(cè)試系統(tǒng)使用RS485接口,具有原理簡(jiǎn)單、接口獨(dú)特、功能豐富等特點(diǎn),系統(tǒng)具有較好的可擴(kuò)展性。
摘要:延時(shí)鎖相環(huán)(DLL)是一種基于數(shù)字電路實(shí)現(xiàn)的時(shí)鐘管理技術(shù)。DLL可用以消除時(shí)鐘偏斜,對(duì)輸入時(shí)鐘進(jìn)行分頻、倍頻、移相等操作。文中介紹了FPGA芯片內(nèi)DLL的結(jié)構(gòu)和設(shè)計(jì)方案,在其基礎(chǔ)上提出可實(shí)現(xiàn)快速鎖定的延時(shí)鎖相環(huán)
前言 在大容量高速采集系統(tǒng)項(xiàng)目的開(kāi)發(fā)過(guò)程中,F(xiàn)PGA作為可編程邏輯器件,設(shè)計(jì)靈活、可操作性強(qiáng),是高速數(shù)字電路設(shè)計(jì)的核心器件。由于FPGA內(nèi)嵌存儲(chǔ)器的容量有限,通常不能夠滿足實(shí)際設(shè)計(jì)電路的需求,需要外接SRAM、
摘 要 :本文介紹了可編程邏輯器件開(kāi)發(fā)工具Quartus II 中SingalTap II 嵌入式邏輯分析器的使用,并給出一個(gè)具體的設(shè)計(jì)實(shí)例,詳細(xì)介紹使用SignalTap II對(duì)FPGA調(diào)試的具體方法和步驟。 關(guān)鍵字 : SignalTap;硬件調(diào)試
摘 要: 本文介紹了一種新的復(fù)用器重構(gòu)算法,能夠降低FPGA實(shí)際設(shè)計(jì)20%的成本。該算法通過(guò)減少?gòu)?fù)用器所需查找表(LUT)的數(shù)量來(lái)實(shí)現(xiàn)。算法以效率更高的4:1復(fù)用器替代2:1復(fù)用器樹(shù)。算法性能的關(guān)鍵在于尋找總線上出現(xiàn)的
數(shù)字系統(tǒng)的設(shè)計(jì)人員擅長(zhǎng)在其印制電路板上用FPGA和CPLD將各種處理器、存儲(chǔ)器和標(biāo)準(zhǔn)的功能元件粘合在一起來(lái)實(shí)現(xiàn)數(shù)字設(shè)計(jì)。除了這些數(shù)字功能之外,F(xiàn)PGA和CPLD還可以使用LVDS輸入、簡(jiǎn)單的電阻電容(RC)電路和一些FPGA或CP
DSP 漲價(jià)、FPGA漲價(jià)、放大器漲價(jià),沒(méi)有一個(gè)不漲價(jià)的半導(dǎo)體器件。而據(jù)筆者調(diào)查,目前,很多客戶由于持續(xù)延長(zhǎng)的訂貨周期,不得不采取雙重訂貨方式,近期華爾街分析師指出,目前可編程邏輯商賽靈思正在面臨著這種風(fēng)險(xiǎn)。
一種基于嵌入式系統(tǒng)和Internet的FPGA動(dòng)態(tài)配置方案
摘 要: 本文介紹了一種新的復(fù)用器重構(gòu)算法,能夠降低FPGA實(shí)際設(shè)計(jì)20%的成本。該算法通過(guò)減少?gòu)?fù)用器所需查找表(LUT)的數(shù)量來(lái)實(shí)現(xiàn)。算法以效率更高的4:1復(fù)用器替代2:1復(fù)用器樹(shù)。算法性能的關(guān)鍵在于尋找總線上出現(xiàn)的
摘 要: 介紹語(yǔ)音信號(hào)LPC分析中部分相關(guān)系數(shù)的舒爾遞推算法的FPGA實(shí)現(xiàn),給出了電路設(shè)計(jì)思想及具體電路結(jié)構(gòu),并對(duì)其工作過(guò)程進(jìn)行了詳細(xì)分析說(shuō)明,為嵌入式系統(tǒng)設(shè)計(jì)提供了一種有效手段。 關(guān)鍵詞: 部分相關(guān)系數(shù) 舒
中國(guó)國(guó)際醫(yī)療器械博覽會(huì)的熱度一年勝過(guò)一年,今年規(guī)模再創(chuàng)紀(jì)錄。而同期舉辦的第三屆中國(guó)國(guó)際醫(yī)療電子技術(shù)大會(huì)(CMET)則更是吸引了眾多國(guó)際半導(dǎo)體公司參加,會(huì)議也由以前的一天變?yōu)閮商臁? “醫(yī)療電子市場(chǎng)的年復(fù)合
以智能型混合信號(hào)FPGA開(kāi)發(fā)真正符合需求的系統(tǒng)
NEC Display Solutions 公司3D電影投影儀采用賽靈思 FPGA
Altera第一季收入創(chuàng)歷史新高,28nm FPGA延續(xù)領(lǐng)航優(yōu)勢(shì)
Stellaris FPGA 擴(kuò)展板DK-LM3S9B96-FPGA(TI)