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FPGA

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FPGA（Field－Programmable Gate Array），即現(xiàn)場可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點。

  • FPGA芯片大單到 晶圓雙雄樂

    可程序邏輯門陣列芯片（FPGA）雙雄賽靈思（Xilinx）及阿爾特拉（Altera）陸續(xù)舉行法說會，除了透露對第3季景氣樂觀看法，也表示現(xiàn)階段晶圓代工廠產(chǎn)能嚴(yán)重吃緊。為了提高出貨量因應(yīng)來自大陸、印度等新興市場3G 網(wǎng)絡(luò)

  • 基于DSP和FPGA的實時圖像壓縮系統(tǒng)設(shè)計

    提出了一種基于高頻幀攝像頭的高頻幀實時圖像壓縮技術(shù)，以此技術(shù)為基礎(chǔ)，使用TMS320CDM642和EP2C35 FPGA相結(jié)合，設(shè)計了一種高頻幀實時圖像處理器硬件系統(tǒng)。該系統(tǒng)采用2片SRAM乒乓結(jié)構(gòu)，以及基于TI公司DSP/BIOS和支持XDAIS的JPEG2000壓縮算法，實現(xiàn)了100幀/s的壓縮速度，系統(tǒng)同時解決了圖像壓縮中容量和速度的問題，實驗了采集和壓縮過程的同步進(jìn)行，大大提高了圖像壓縮速度。

  • 基于DSP和FPGA的實時圖像壓縮系統(tǒng)設(shè)計

    提出了一種基于高頻幀攝像頭的高頻幀實時圖像壓縮技術(shù)，以此技術(shù)為基礎(chǔ)，使用TMS320CDM642和EP2C35 FPGA相結(jié)合，設(shè)計了一種高頻幀實時圖像處理器硬件系統(tǒng)。該系統(tǒng)采用2片SRAM乒乓結(jié)構(gòu)，以及基于TI公司DSP/BIOS和支持XDAIS的JPEG2000壓縮算法，實現(xiàn)了100幀/s的壓縮速度，系統(tǒng)同時解決了圖像壓縮中容量和速度的問題，實驗了采集和壓縮過程的同步進(jìn)行，大大提高了圖像壓縮速度。

  • 基于DSP和FPGA的實時圖像壓縮系統(tǒng)設(shè)計

    基于DSP和FPGA的實時圖像壓縮系統(tǒng)設(shè)計

  • 基于FPGA的移位寄存器流水線結(jié)構(gòu)FFT處理器設(shè)計與實現(xiàn)

    設(shè)計實現(xiàn)了基于FPGA的256點定點FFT處理器。處理器以基-2算法為基礎(chǔ)，通過采用高效的兩路輸入移位寄存器流水線結(jié)構(gòu)，有效提高了碟形運算單元的運算效率，減少了寄存器資源的使用，提高了最大工作頻率，增大了數(shù)據(jù)吞吐量，并且使得處理器具有良好的可擴(kuò)展性。詳細(xì)描述了具體設(shè)計的算法結(jié)構(gòu)和各個模塊的實現(xiàn)。設(shè)計采用Verilog HDL作為硬件描述語言，采用QuartusⅡ設(shè)計仿真工具進(jìn)行設(shè)計、綜合和仿真，仿真結(jié)果表明，處理器工作頻率為72 MHz，是一種高效的FFT處理器IP核。

  • 基于FPGA的增量型光電編碼器抗抖動二倍頻電路設(shè)計

    從增量型光電編碼器的構(gòu)造特點出發(fā)，分析其輸出信號中引起抖動誤碼脈沖的原因。根據(jù)編碼器兩相輸出信號(A相、B相)不能同時跳變的特點，設(shè)計了一種高精度抗抖動二倍頻電路，能有效濾除信號的干擾脈沖。

  • 基于FPGA的彩色圖像Bayer變換實現(xiàn)

    利用飛速發(fā)展的FPGA技術(shù)，在圖像采集前端實現(xiàn)Bayer插值變換。比較了常用的3種插值方法，選用計算復(fù)雜度較高但圖像質(zhì)量最佳的Optimal Recovery方法。采用Lattice的FPGA芯片LFECP2-M50，實現(xiàn)1 208×1 024圖像，12 f／s，實時Bayer轉(zhuǎn)換。給出了實時采集圖像結(jié)果，顯示了插值變換前的原始圖像，計算了變換后圖像的峰值信噪比PSNR。

  • 基于FPGA的自適應(yīng)譜線增強系統(tǒng)設(shè)計

    在此基于Altera公司的現(xiàn)場可編程門陣列(FPGA)芯片EP2C8F256C6,采用最小均方算法設(shè)計了自適應(yīng)譜線增強(ALE)處理系統(tǒng)。以FPGA為處理核心,實現(xiàn)數(shù)據(jù)采樣控制、數(shù)據(jù)延時控制、LMS核心算法和輸出存儲控制等。充分利用FPGA高速的數(shù)據(jù)處理能力和豐富的片內(nèi)乘法器,設(shè)計了LMS算法的流水線結(jié)構(gòu),保證整個系統(tǒng)具有高的數(shù)據(jù)吞吐能力和處理速度。并且通過編寫相應(yīng)的VHDL程序在QuartusⅡ軟件上進(jìn)行仿真,仿真結(jié)果表明該設(shè)計可以快速、準(zhǔn)確地實現(xiàn)自適應(yīng)譜線增強。

  • 基于FPGA的移位寄存器流水線結(jié)構(gòu)FFT處理器設(shè)計與實現(xiàn)

    設(shè)計實現(xiàn)了基于FPGA的256點定點FFT處理器。處理器以基-2算法為基礎(chǔ)，通過采用高效的兩路輸入移位寄存器流水線結(jié)構(gòu)，有效提高了碟形運算單元的運算效率，減少了寄存器資源的使用，提高了最大工作頻率，增大了數(shù)據(jù)吞吐量，并且使得處理器具有良好的可擴(kuò)展性。詳細(xì)描述了具體設(shè)計的算法結(jié)構(gòu)和各個模塊的實現(xiàn)。設(shè)計采用Verilog HDL作為硬件描述語言，采用QuartusⅡ設(shè)計仿真工具進(jìn)行設(shè)計、綜合和仿真，仿真結(jié)果表明，處理器工作頻率為72 MHz，是一種高效的FFT處理器IP核。

  • 低功耗、帶有6.375-Gbps收發(fā)器的FPGA（Altera）

    Altera公司日前宣布，進(jìn)一步增強了Arria® II GX FPGA，它具有6.375-Gbps收發(fā)器，支持1.25-Gbps LVDS，而且增加了Arria II GZ FPGA型器件，拓展了該系列產(chǎn)品。40-nm Arria II系列是目前發(fā)售的功耗最低的6-Gbps收發(fā)

  • 基于FPGA和DDS技術(shù)的正弦信號發(fā)生器設(shè)計

    該系統(tǒng)由FPGA、單片機控制模塊、鍵盤、LED顯示組成，采用直接數(shù)字頻率合成(DDS)，D／A以及實時計算波形值等技術(shù)，設(shè)計出具有頻率設(shè)置功能，頻率步進(jìn)為100 Hz，頻率范圍為1 kHz～10 MHz之間正弦信號發(fā)生器。該系統(tǒng)的頻率范圍寬，步進(jìn)小，頻率精度較高。

  • 基于FPGA的PPM調(diào)制解調(diào)系統(tǒng)設(shè)計

    光通信技術(shù)的蓬勃發(fā)展對調(diào)制解調(diào)技術(shù)提出了更高的要求，脈沖位置調(diào)制(PPM)有較高的平均功率利用率，傳輸速率以及較強的抗干擾能力，能夠很好地滿足實際需求。從脈沖位置調(diào)制的基本原理出發(fā)，基于FPGA對PPM調(diào)制解調(diào)系統(tǒng)進(jìn)行設(shè)計，特別是對PPM的幀同步進(jìn)行詳細(xì)說明，并用Verilog HDL語言對系統(tǒng)進(jìn)行時序仿真，驗證了設(shè)計的正確性。

  • 基于FPGA的RGB到Y(jié)CrCb顏色空間轉(zhuǎn)換

    RGB基于三基色原理，顏色實現(xiàn)簡單，在計算機、電視機顯示系統(tǒng)中應(yīng)用廣泛，YCrCb將顏色的亮度信號與色度信號分離，易于實現(xiàn)壓縮，方便傳輸和處理。在視頻壓縮、傳輸?shù)葢?yīng)用中經(jīng)常需要實現(xiàn)RGB與YCbCr顏色空間的相互變換。這里推導(dǎo)出一種適合在FPGA上實現(xiàn)從RGB到Y(jié)CbCr。顏色空間變換的新算法，采用單片F(xiàn)PGA完成電路設(shè)計，利用FPGA內(nèi)嵌DSP核實現(xiàn)乘法運算，提高了轉(zhuǎn)換算法的運行速度。

  • 基于FPGA的彩色圖像Bayer變換實現(xiàn)

    利用飛速發(fā)展的FPGA技術(shù)，在圖像采集前端實現(xiàn)Bayer插值變換。比較了常用的3種插值方法，選用計算復(fù)雜度較高但圖像質(zhì)量最佳的Optimal Recovery方法。采用Lattice的FPGA芯片LFECP2-M50，實現(xiàn)1 208×1 024圖像，12 f／s，實時Bayer轉(zhuǎn)換。給出了實時采集圖像結(jié)果，顯示了插值變換前的原始圖像，計算了變換后圖像的峰值信噪比PSNR。

  • 基于FPGA的自適應(yīng)譜線增強系統(tǒng)設(shè)計

    在此基于Altera公司的現(xiàn)場可編程門陣列(FPGA)芯片EP2C8F256C6,采用最小均方算法設(shè)計了自適應(yīng)譜線增強(ALE)處理系統(tǒng)。以FPGA為處理核心,實現(xiàn)數(shù)據(jù)采樣控制、數(shù)據(jù)延時控制、LMS核心算法和輸出存儲控制等。充分利用FPGA高速的數(shù)據(jù)處理能力和豐富的片內(nèi)乘法器,設(shè)計了LMS算法的流水線結(jié)構(gòu),保證整個系統(tǒng)具有高的數(shù)據(jù)吞吐能力和處理速度。并且通過編寫相應(yīng)的VHDL程序在QuartusⅡ軟件上進(jìn)行仿真,仿真結(jié)果表明該設(shè)計可以快速、準(zhǔn)確地實現(xiàn)自適應(yīng)譜線增強。

  • 基于FPGA和DDS技術(shù)的正弦信號發(fā)生器設(shè)計

    該系統(tǒng)由FPGA、單片機控制模塊、鍵盤、LED顯示組成，采用直接數(shù)字頻率合成(DDS)，D／A以及實時計算波形值等技術(shù)，設(shè)計出具有頻率設(shè)置功能，頻率步進(jìn)為100 Hz，頻率范圍為1 kHz～10 MHz之間正弦信號發(fā)生器。該系統(tǒng)的頻率范圍寬，步進(jìn)小，頻率精度較高。

  • 基于DSP與FPGA的全姿態(tài)指引儀的設(shè)計

    　本文設(shè)計了基于DSP與FPGA的系統(tǒng)結(jié)構(gòu)，采用了軟硬件填充的圖形處理方法，先由DSP軟件完成圖形輪廓生成，然后FPGA硬件圖形處理器根據(jù)圖形輪廓完成耗時的圖形填充，使系統(tǒng)在實時性方面取得了很好的效果并使得系統(tǒng)運算

  • 基于DSP與FPGA的全姿態(tài)指引儀的設(shè)計

    基于DSP與FPGA的全姿態(tài)指引儀的設(shè)計

  • 基于FPGA的RGB到Y(jié)CrCb顏色空間轉(zhuǎn)換

    RGB基于三基色原理，顏色實現(xiàn)簡單，在計算機、電視機顯示系統(tǒng)中應(yīng)用廣泛，YCrCb將顏色的亮度信號與色度信號分離，易于實現(xiàn)壓縮，方便傳輸和處理。在視頻壓縮、傳輸?shù)葢?yīng)用中經(jīng)常需要實現(xiàn)RGB與YCbCr顏色空間的相互變換。這里推導(dǎo)出一種適合在FPGA上實現(xiàn)從RGB到Y(jié)CbCr。顏色空間變換的新算法，采用單片F(xiàn)PGA完成電路設(shè)計，利用FPGA內(nèi)嵌DSP核實現(xiàn)乘法運算，提高了轉(zhuǎn)換算法的運行速度。

  • 基于FPGA平臺的抗DPA攻擊電路級防護(hù)技術(shù)研究

    隨著現(xiàn)場可編程門陣列(FPGA)，芯片在安全領(lǐng)域上的廣泛應(yīng)用，有關(guān)FPGA密碼芯片的抗(DPA)研究也越來越受關(guān)注，但目前的研究成果大多針對智能卡的安全防護(hù)。在研究各種電路級安全防護(hù)技術(shù)的基礎(chǔ)上，采用硬件宏的方法將雙軌和預(yù)充電技術(shù)應(yīng)用于FPGA芯片的數(shù)據(jù)加密標(biāo)準(zhǔn)算法(DES)硬件結(jié)構(gòu)，通過DPA攻擊實驗后發(fā)現(xiàn)，未加防護(hù)措施的DES加密系統(tǒng)難以抵御DPA攻擊，而加防護(hù)措施的加密系統(tǒng)具有抗DPA攻擊的能力。