
0 引 言 數(shù)字信號處理主要研究采用數(shù)字序列或符號序列表示信號,并用數(shù)字計算方法對這些序列進行處理,以便把信號變換成符合某種需要的形式。在現(xiàn)代數(shù)字信號處理中,最常用的變換方法就是離散傅里葉變換(DFT),
隨著電子元件的性能和集成度不斷提高而價格卻不斷降低,電子控制單元的發(fā)展正一日千里。隨著各種技術(shù)和應用大量涌現(xiàn),從家電領(lǐng)域到工業(yè)自動化生產(chǎn)線,大家關(guān)注的重點還是在增加設(shè)計和提高電源效率的同時能減少設(shè)
0 引言分頻器是FPGA設(shè)計中使用頻率非常高的基本單元之一。盡管目前在大部分設(shè)計中還廣泛使用集成鎖相環(huán)(如altera的PLL,Xilinx的DLL)來進行時鐘的分頻、倍頻以及相移設(shè)計,但是,對于時鐘要求不太嚴格的設(shè)計,通過自
1.引言 FPGA器件結(jié)合了 ASIC的高性能和微處理器的靈活,不僅擁有豐富的邏輯資源,而且可以進行方便靈活的配置。主動配置方式盡管配置速度快、實現(xiàn)簡單,但并未發(fā)揮 FPGA配置靈活的特點,適合于 FPGA用作單一應用的場
0 引 言 數(shù)據(jù)采集和控制系統(tǒng)是對生產(chǎn)過程或科學實驗中各種物理量進行實時采集、測試和反饋控制的閉環(huán)控制,它在工業(yè)控制、軍事電子設(shè)備、醫(yī)學監(jiān)護等許多領(lǐng)域發(fā)揮著重要作用。其中,數(shù)據(jù)采集部分尤為重要,而傳統(tǒng)
摘要:通過分析ISO/IEC 7816-3傳輸協(xié)議,設(shè)計該符合協(xié)議標準的接觸式智能卡控制器,實現(xiàn)對字符傳輸和塊傳輸這兩種不同傳輸方式的智能卡的支持。該控制器集成于基于AMBA總線的Garfield系列芯片SEP4020中,采用硬件描述
沒什么能比具有爭議性的問題更能激發(fā)各種觀點和討論。 了解電路板布線專業(yè)人員的未來本身就是一個重要的問題,但如果是暗示這些設(shè)計工程師需要“繼續(xù)前進”,則是另外一回事。這其實是指一個正在收縮的設(shè)計領(lǐng)域
0 引 言 數(shù)字信號處理主要研究采用數(shù)字序列或符號序列表示信號,并用數(shù)字計算方法對這些序列進行處理,以便把信號變換成符合某種需要的形式。在現(xiàn)代數(shù)字信號處理中,最常用的變換方法就是離散傅里葉變換(DFT),
針對某恒溫箱控制系統(tǒng)中存在的非線性、時變等特點,結(jié)合傳統(tǒng)PID與現(xiàn)代模糊控制理論,以EP1C12型FP-GA為核心控制器,采用模塊化思想,設(shè)計并實現(xiàn)溫度模糊自適應PID控制。實際運行結(jié)果表明,采用該方法可明顯改善控制效果,在簡化設(shè)計的同時,也可提高系統(tǒng)的運算速度和可靠性。
設(shè)計基于FPGA的8段數(shù)碼管動態(tài)顯示IP核,介紹8段數(shù)碼管內(nèi)部結(jié)構(gòu)及其驅(qū)動顯示方式和IP核設(shè)計方法,給出8段數(shù)碼管動態(tài)顯示IP核的Verilog HDL程序源代碼及其C語言驅(qū)動程序。此IP核可例化成1~8個共陰極(或共陽極)數(shù)碼管控制器,能方便地控制1~8個數(shù)碼管同時顯示數(shù)字和小數(shù)點位。測試結(jié)果表明,該IP核工作可靠、穩(wěn)定,可直接應用于電子設(shè)計中。
隨著電子元件的性能和集成度不斷提高而價格卻不斷降低,電子控制單元的發(fā)展正一日千里。隨著各種技術(shù)和應用大量涌現(xiàn),從家電領(lǐng)域到工業(yè)自動化生產(chǎn)線,大家關(guān)注的重點還是在增加設(shè)計和提高電源效率的同時能減少設(shè)
一、前言 ? 本文提到的控制系統(tǒng)控制通信設(shè)備的正常工作,是整個通信設(shè)備的重要組成部分。該控制系統(tǒng)要實現(xiàn)的功能為: 接收外來的信息、實時采集輸入的信號,控制設(shè)備的工作狀態(tài)、參數(shù)、頻率、電壓及完成設(shè)備的故
一種基于DSP+FPGA的控制系統(tǒng)方案設(shè)計
基于FPGA的溫度模糊自適應PID控制器的設(shè)計
設(shè)計基于FPGA的8段數(shù)碼管動態(tài)顯示IP核,介紹8段數(shù)碼管內(nèi)部結(jié)構(gòu)及其驅(qū)動顯示方式和IP核設(shè)計方法,給出8段數(shù)碼管動態(tài)顯示IP核的Verilog HDL程序源代碼及其C語言驅(qū)動程序。此IP核可例化成1~8個共陰極(或共陽極)數(shù)碼管控制器,能方便地控制1~8個數(shù)碼管同時顯示數(shù)字和小數(shù)點位。測試結(jié)果表明,該IP核工作可靠、穩(wěn)定,可直接應用于電子設(shè)計中。
基于FPGA的8段數(shù)碼管動態(tài)顯示IP核設(shè)計
可編程邏輯器件FPGA以其開發(fā)周期短、成本低、功耗低、可靠性高等優(yōu)勢,廣泛應用于通信、航空、醫(yī)療等領(lǐng)域,近年來在消費電子領(lǐng)域中的應用也日漸增加。為進一步挖掘FPGA在家庭娛樂如游戲機開發(fā)與應用中的巨大商
在通信系統(tǒng)中分析計算系統(tǒng)抗噪聲性能時,經(jīng)常假定信道噪聲為加性高斯型白噪聲(AGWN)。本文就是通過分析AGWN的性質(zhì),采用自頂向下的設(shè)計思路,將AGWN信號分成若干模塊,最終使用Verilog硬件描述語言,完成了通信
0 引言 高速數(shù)字化采集技術(shù)和FPGA技術(shù)的發(fā)展已經(jīng)對傳統(tǒng)測試儀器產(chǎn)生了深刻的影響。數(shù)字存儲示波器(DS0)是模擬示波器技術(shù)、數(shù)字化測量技術(shù)、計算機技術(shù)的綜合產(chǎn)物,他主要以微處理器、數(shù)字存儲器、A/D轉(zhuǎn)換器和D
O 引言 作戰(zhàn)系統(tǒng)時間的統(tǒng)一同步(時統(tǒng))的重要性越來越得到重視,只有保證整個系統(tǒng)處在同一時間的基準上,才能實現(xiàn)真正意義上的以網(wǎng)絡(luò)為中心的信息戰(zhàn)、以精確制導武器系統(tǒng)對抗和以協(xié)同作戰(zhàn)方式為主的現(xiàn)代化戰(zhàn)爭。