FPGA
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基于FPGA的全數(shù)字鎖相環(huán)路的設計
摘 要： 介紹了應用VHDL技術設計嵌入式全數(shù)字鎖相環(huán)路的方法。詳細敘述了其工作原理和設計思想，并用可編程邏輯器件FPGA予以實現(xiàn)。關鍵詞： VHDL語言 全數(shù)字鎖相環(huán)路(DPLL) 片上系統(tǒng)(SOC) FPGA 數(shù)字鎖相環(huán)路已在數(shù)
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基于Altera FPGA的軟硬件協(xié)同仿真
摘要：簡要介紹了軟硬件協(xié)同仿真技術，指出了在大規(guī)模FPGA開發(fā)中軟硬件協(xié)同仿真的重要性和必要性，給出基于Altera FPGA的門級軟硬件協(xié)同仿真實例。關鍵詞：系統(tǒng)級芯片設計；軟硬件協(xié)同仿真；FPGA； 中圖分類號：TN4
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基于FPGA的HMAC_SHA1_96算法設計與實現(xiàn)
摘要：在簡要介紹安全散列函數(shù)SHA1和HMAC_SHA1_96算法體系的基礎上，結合FPGA芯片(Altera 的APEX20KE系列)的特點，進行信息安全加密驗證算法的硬件系統(tǒng)優(yōu)化設計和驗證。本文討論了該優(yōu)化設計的步驟和方法, 給出了較好
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基于FPGA的SDRAM控制器設計
1 引 言SDRAM的特點是大容量和高速度。其單片容量可達256Mb或更高，工作速度可達100～200MHz以上，但是其控制方式比EDO／FP DRAM復雜得多。目前，許多嵌入式設備的大容量存儲器都采用SDRAM來實現(xiàn)。在設計中采用SDRAM
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一種基于FPGA的幀同步提取方法的研究(EP20K400EBC652
在可靠的通信系統(tǒng)中，要保證接收端能正確解調(diào)出信息，必須要有一個同步系統(tǒng)，以實現(xiàn)發(fā)送端和接收端的同步，因此同步提取在通信系統(tǒng)中是至關重要的。一個簡單的接收系統(tǒng)框圖如圖１所示。 本文介紹一種基于現(xiàn)場可編程門
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一種基于FPGA的幀同步提取方法的研究
在可靠的通信系統(tǒng)中，要保證接收端能正確解調(diào)出信息，必須要有一個同步系統(tǒng)，以實現(xiàn)發(fā)送端和接收端的同步，因此同步提取在通信系統(tǒng)中是至關重要的。一個簡單的接收系統(tǒng)框圖如圖１所示。 本文介紹一種基于現(xiàn)場可編程門
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FPGA協(xié)同處理的優(yōu)勢
Xilinx ESL計劃為傳統(tǒng)的DSP系統(tǒng)設計人員帶來功能強大的FPGA協(xié)處理器 傳統(tǒng)的、基于通用DSP處理器并運行由C語言開發(fā)的算法的高性能DSP平臺，正在朝著使用FPGA預處理器和/或協(xié)處理器的方向發(fā)展。這一最新發(fā)展能夠為產(chǎn)品
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面向FPGA的ESL工具
邏輯設計領域正在發(fā)生根本變化。新一代設計工具幫助軟件開發(fā)者將其算法表達直接轉換成硬件，而無需學習傳統(tǒng)的硬件設計技術。這些工具及相關設計方法學一起被歸類為電子系統(tǒng)級 (ESL) 設計，廣泛地指從比目前主流的寄存
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基于 FPGA 的 MPEG
您是否曾想在您的 FPGA 設計中使用先進的視頻壓縮技術，卻發(fā)現(xiàn)實現(xiàn)起來太過復雜？現(xiàn)在您無需成為一名視頻專家就能在您的系統(tǒng)中使用視頻壓縮。賽靈思新推出的 MPEG-4 編碼器/解碼器核可以幫助您滿足視頻壓縮需求。視頻
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設計工具是FPGA在SoC設計中繼續(xù)應用的關鍵
對于大多數(shù)使用 FPGA的嵌入式系統(tǒng)設計人員來說，基于微處理器核的 SoC 結構正在成為主流。據(jù)調(diào)查，目前有五分之一的 FPGA 設計使用了軟處理器核，調(diào)查還發(fā)現(xiàn)大多數(shù) FPGA 設計人員希望今后都使用軟處理器核，并渴望使
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FPGA成為替代ASIC的最佳選擇
多年來，Xilinx公司的可編程邏輯技術始終扮演著ASIC替代解決方案的角色。過去十多年來，每次當ASIC技術實現(xiàn)摩爾定律的預期，Xilinx FPGA和CPLD都迅速填補了由此而留下的間隙。最近，有些ASIC制造商推出了稱為結構化A
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基于FPGA的UARTl6550的設
l 引 言UART(Universal Asynchronous Receiver/Transmitter，通用異步收發(fā)器)是用于控制CPU與串行設備通信的芯片，將由CPU傳送過來的并行數(shù)據(jù)轉換為輸出的串行數(shù)據(jù)流。將系統(tǒng)外部來的串行數(shù)據(jù)轉換為字節(jié)，供系統(tǒng)內(nèi)部
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基于FPGA的MPEG
近幾年基于MPEC-2的DVB普通數(shù)字電視在美國、南美、亞洲、大洋洲和非洲通過衛(wèi)星進行廣播?；贛PEG-2／DVB的多路節(jié)目復用器是數(shù)字電視傳輸系統(tǒng)的關鍵設備之一，因此，它的研發(fā)顯得尤為重要。目前，復用器的設計方案主
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Xilinx推出面向CAN的FPGA IP內(nèi)核
Xilinx公司日前推出其首款用于汽車設計中實現(xiàn)控制器局域網(wǎng)(CAN)的FPGA IP內(nèi)核can logicore。 CAN LogiCORE由Xilinx的Hyderabad開發(fā)中心設計，該產(chǎn)品的推出進一步完善了Xilinx Automotive(XA)的PLD家族。CAN LogiCORE
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如何避免升級失敗而使FPGA變磚呢？
FPGA配置兩種模式：主動配置和被動配置方式，采用主動配置下，我們就需要一片F(xiàn)LASH來存儲FPGA固件，那么我們在升級固件寫FLASH的過程中如何避免因意外情況發(fā)生導致升級失敗
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JTAG和支持JTAG的CPU
通常所說的JTAG大致分兩類，一類用于測試芯片的電氣特性，檢測芯片是否有問題;一類用于Debug。一般支持JTAG的CPU內(nèi)都包含了這兩個模塊。一個含有JTAG Debug接口模塊的CPU，
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基于FPGA與DSP的高速通信接口設計與實現(xiàn)
在雷達信號處理、數(shù)字圖像處理等領域中，信號處理的實時性至關重要。由于FPGA芯片在大數(shù)據(jù)量的底層算法處理上的優(yōu)勢及DSP芯片在復雜算法處理上的優(yōu)勢，DSP+FPGA的實時信號處理系統(tǒng)的應用。
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FPGA設計全流程
第一章Modelsim編譯Xilinx庫 本章介紹如何編譯HDL必須的Xilinx庫和結構仿真。 創(chuàng)建將被編譯庫的目錄 在編譯庫之前,最好先建立一個目錄（事實上必須建立一個目錄）,步驟如下。（假設Modelsim的安裝目錄是“$Modeltech
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降低FPGA功耗的設計
使用這些設計技巧和ISE功能分析工具來控制功耗 新一代 FPGA的速度變得越來越快，密度變得越來越高，邏輯資源也越來越多。那么如何才能確保功耗不隨這些一起增加呢？很多設計抉擇可以影響系統(tǒng)的功耗，這些抉擇包括從顯
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一種基于FPGA實現(xiàn)的高速緩存設計
摘 要：為了解決嵌入式實時數(shù)據(jù)采集系統(tǒng)中，高速采集數(shù)據(jù)量大，而處理器的處理速度有限的矛盾，保證數(shù)據(jù)不丟失并提高處理器的數(shù)據(jù)吞吐率，文中提出一種基于FPGA(現(xiàn)場可編程門陣列) 實現(xiàn)的最優(yōu)FIFO(先入先出存儲器)
